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Circuito integrato Chip With CPLD 128MC 10NS 100TQFP di EPM3128ATC-10 N
Dettagli:
| Luogo di origine: | Originale |
| Marca: | Original |
| Certificazione: | Original |
| Numero di modello: | EPM3128ATC-10 N |
Termini di pagamento e spedizione:
| Quantità di ordine minimo: | 1 |
|---|---|
| Prezzo: | negotiation |
| Imballaggi particolari: | Contenitore di cartone |
| Tempi di consegna: | 3-4 giorni lavorativi |
| Termini di pagamento: | T/T |
| Capacità di alimentazione: | 100 |
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Informazioni dettagliate |
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| Tpd di tempo di ritardo (1) massimo: | 10 NS | Rifornimento di tensione - interno: | 3V ~ 3.6V |
|---|---|---|---|
| Numero degli elementi di logica/blocchi: | 8 | Numero di Macrocells: | 128 |
| Numero dei portoni: | 2500 | Numero di ingresso/uscita: | 80 |
| Evidenziare: | Chip del circuito integrato di EPM3128ATC-10 N,Chip 100TQFP del circuito integrato |
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Descrizione di prodotto
Circuito integrato Chip With CPLD 128MC 10NS 100TQFP di EPM3128ATC-10 N
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IC CPLD 128MC 10NS 100TQFP
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Specifiche di EPM3128ATC-10 N
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TIPO
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DESCRIZIONE
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Categoria
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Circuiti integrati (CI)
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CPLDs (dispositivi logici programmabili complessi)
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Mfr
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Intel
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Serie
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MAX® 3000A
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Pacchetto
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Vassoio
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Tipo programmabile
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Nel sistema programmabile
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Tpd di tempo di ritardo (1) massimo
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10 NS
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Rifornimento di tensione - interno
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3V ~ 3.6V
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Numero degli elementi di logica/blocchi
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8
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Numero di Macrocells
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128
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Numero dei portoni
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2500
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Numero di ingresso/uscita
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80
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Temperatura di funzionamento
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0°C ~ 70°C (TUM)
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Montaggio del tipo
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Supporto di superficie
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Pacchetto/caso
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100-TQFP
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Pacchetto del dispositivo del fornitore
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100-TQFP (14x14)
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Numero del prodotto di base
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EPM3128
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Classificazioni dell'esportazione & ambientali di EPM3128ATC-10 N
| ATTRIBUTO | DESCRIZIONE |
| Livello di sensibilità di umidità (MSL) | 3 (168 ore) |
| Stato di PORTATA | RAGGIUNGA inalterato |
| ECCN | EAR99 |
| HTSUS | 8542.39.0001 |
Caratteristiche di EPM3128ATC-10 N
■A dispositivi logici programmabili basati EEPROM ad alto rendimento e a basso costo di CMOS (PLDs) hanno costruito su un'architettura di MAX® (vedi la tabella 1)
■programmabilità del in-sistema 3.3-V (ISP) attraverso l'interfaccia unita del gruppo di azione della prova di campione 1149,1 incorporati di IEEE (JTAG) con capacità perno-chiudente avanzata
– Circuiti dell'ISP soddisfacenti rispetto al campione 1532 di IEEE
■Circuiti incorporati della prova di frontiera-ricerca (BST) soddisfacenti rispetto al campione 1149.1-1990 di IEEE
■Caratteristiche migliorate dell'ISP:
– Algoritmo migliorato dell'ISP per più velocemente programmare
– Pezzo di ISP_Done per assicurare programmazione completa
– Tiri sulla resistenza sui perni dell'ingresso/uscita durante la programmazione del in-sistema
■PLDs ad alta densità che varia da 600 a 10.000 portoni utilizzabili
■4,5 ritardi di logica del perno--perno di NS con le contro frequenze di fino a 227,3 megahertz
■Interfaccia dell'ingresso/uscita di MultiVoltTM permettendo al centro del dispositivo al funzionamento a 3,3 V, mentre i perni dell'ingresso/uscita sono compatibili con i livelli logici 5.0-V, 3.3-V e 2.5-V
■Conteggi di Pin che variano da 44 a 256 in vario flat pack sottile del quadrato
(TQFP), flat pack di plastica del quadrato (PQFP), trasportatore di chip di plastica del J-cavo (PLCC) e pacchetti FineLine di BGATM
■Supporto caldo-socketing
■Struttura di guida continua programmabile di matrice di interconnessione (PIA) per la prestazione veloce e prevedibile
■programmabilità del in-sistema 3.3-V (ISP) attraverso l'interfaccia unita del gruppo di azione della prova di campione 1149,1 incorporati di IEEE (JTAG) con capacità perno-chiudente avanzata
– Circuiti dell'ISP soddisfacenti rispetto al campione 1532 di IEEE
■Circuiti incorporati della prova di frontiera-ricerca (BST) soddisfacenti rispetto al campione 1149.1-1990 di IEEE
■Caratteristiche migliorate dell'ISP:
– Algoritmo migliorato dell'ISP per più velocemente programmare
– Pezzo di ISP_Done per assicurare programmazione completa
– Tiri sulla resistenza sui perni dell'ingresso/uscita durante la programmazione del in-sistema
■PLDs ad alta densità che varia da 600 a 10.000 portoni utilizzabili
■4,5 ritardi di logica del perno--perno di NS con le contro frequenze di fino a 227,3 megahertz
■Interfaccia dell'ingresso/uscita di MultiVoltTM permettendo al centro del dispositivo al funzionamento a 3,3 V, mentre i perni dell'ingresso/uscita sono compatibili con i livelli logici 5.0-V, 3.3-V e 2.5-V
■Conteggi di Pin che variano da 44 a 256 in vario flat pack sottile del quadrato
(TQFP), flat pack di plastica del quadrato (PQFP), trasportatore di chip di plastica del J-cavo (PLCC) e pacchetti FineLine di BGATM
■Supporto caldo-socketing
■Struttura di guida continua programmabile di matrice di interconnessione (PIA) per la prestazione veloce e prevedibile
■PCI compatibile
■architettura adatta a bus compreso controllo pantano ordine programmabile
■opzione di uscita dello Aperto scolo
■I flip-flop programmabili del macrocell con singolo chiaro, prestabilito, orologio ed orologio permettono ai comandi
■Modo programmabile del risparmio di energia per una riduzione di potere più di 50% di ogni macrocell
■Distribuzione configurabile di prodotto-termine dell'estensore, permettendo fino a 32 termini del prodotto per macrocell
■Pezzo programmabile di sicurezza per protezione delle progettazioni private
■Caratteristiche architettoniche migliorate, compreso:
– da uscita guidata da logica del perno 6 o 10 o permette ai segnali
– Due segnali di orologio globali con l'inversione facoltativa
– Risorse migliorate di interconnessione per il routability migliore
– Controllo pantano ordine dell'uscita programmabile
■Supporto di progettazione di software e posto-e-itinerario automatico forniti dai sistemi di sviluppo di Altera per i pc basati su Windows ed il Sun
SPARCstations e HP 9000 serie 700/800 di stazione di lavoro
■L'entrata di progettazione ed il supporto supplementari di simulazione hanno fornito EDIF 2 da 0 0 e 3 file di 0 0 netlist, biblioteca dei moduli parametrizzati (LPM),
Verilog HDL, VHDL ed altre interfacce agli strumenti popolari di EDA dai produttori di terzi quale cadenza, logica dell'esemplare, mentore
Grafici, OrCAD, Synopsys, Synplicity e VeriBest
■Il supporto di programmazione con l'unità di programmazione del padrone di Altera (MPU), comunicazioni di MasterBlasterTM cabla, ByteBlasterMVTM
cavo di download del porto parallelo, cavo di serie di download di BitBlasterTM come pure hardware di programmazione dai produttori di terzi e
qualsiasi tester che supporta la prova standard di JamTM ed i file di linguaggio di programmazione (STAPL) (.jam), Byte-codice del in-circuito dell'inceppamento STAPL
Archivi (.jbc), o archivi di serie di formato di vettore (.svf)
■architettura adatta a bus compreso controllo pantano ordine programmabile
■opzione di uscita dello Aperto scolo
■I flip-flop programmabili del macrocell con singolo chiaro, prestabilito, orologio ed orologio permettono ai comandi
■Modo programmabile del risparmio di energia per una riduzione di potere più di 50% di ogni macrocell
■Distribuzione configurabile di prodotto-termine dell'estensore, permettendo fino a 32 termini del prodotto per macrocell
■Pezzo programmabile di sicurezza per protezione delle progettazioni private
■Caratteristiche architettoniche migliorate, compreso:
– da uscita guidata da logica del perno 6 o 10 o permette ai segnali
– Due segnali di orologio globali con l'inversione facoltativa
– Risorse migliorate di interconnessione per il routability migliore
– Controllo pantano ordine dell'uscita programmabile
■Supporto di progettazione di software e posto-e-itinerario automatico forniti dai sistemi di sviluppo di Altera per i pc basati su Windows ed il Sun
SPARCstations e HP 9000 serie 700/800 di stazione di lavoro
■L'entrata di progettazione ed il supporto supplementari di simulazione hanno fornito EDIF 2 da 0 0 e 3 file di 0 0 netlist, biblioteca dei moduli parametrizzati (LPM),
Verilog HDL, VHDL ed altre interfacce agli strumenti popolari di EDA dai produttori di terzi quale cadenza, logica dell'esemplare, mentore
Grafici, OrCAD, Synopsys, Synplicity e VeriBest
■Il supporto di programmazione con l'unità di programmazione del padrone di Altera (MPU), comunicazioni di MasterBlasterTM cabla, ByteBlasterMVTM
cavo di download del porto parallelo, cavo di serie di download di BitBlasterTM come pure hardware di programmazione dai produttori di terzi e
qualsiasi tester che supporta la prova standard di JamTM ed i file di linguaggio di programmazione (STAPL) (.jam), Byte-codice del in-circuito dell'inceppamento STAPL
Archivi (.jbc), o archivi di serie di formato di vettore (.svf)
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